1 module addr_adder( 2 input clk, 3 input nrst, 4 input[15:0] delta_addr, 5 output[7:0] high_byte_addr 6 ); 7 reg[15:0] inc_addr_reg; 8 assign high_byte_addr[7:0] = inc_addr_reg[15:8]; 9 always @(posedge clk or negedge nrst) 10 begin 11 if(!nrst) 12 inc_addr_reg[15:0] <= 16'H0; 13 else 14 inc_addr_reg[15:0] <= inc_addr_reg[15:0] + delta_addr[15:0]; 15 end 16 endmodule DDS累加器代码